Il nuovo packaging TSMC promette costi più bassi e efficienza

TSMC (Taiwan Semiconductor Manufacturing Company) sta sviluppando una tecnologia di packaging avanzata denominata CoPoS, acronimo di Chip-on-Panel-on-Structure.

Prevista per l’avvio della produzione di massa nella seconda metà del 2028, questa soluzione promette di abbattere significativamente le spese di fabbricazione garantendo al contempo un notevole incremento delle prestazioni dei processori.

L’impiego primario di questa novità sarà strettamente legato allo sviluppo di chip dedicati all’intelligenza artificiale e al calcolo ad alte prestazioni, settori caratterizzati da una continua richiesta di maggiore efficienza.

TSMC: packaging CoPoS con architettura tridimensionale e vetro

La vera peculiarità del processo CoPoS risiede nello sfruttamento delle proprietà del vetro, che viene impiegato in due fasi distinte e cruciali della produzione.

In un primo stadio, fogli di vetro con dimensioni di 310 x 310 mm agiscono come supporti temporanei durante la lavorazione. Successivamente, il materiale entra a far parte integrante del substrato definitivo. Il ciclo produttivo passerà attraverso formati pilota di 250 x 250 mm, per poi attestarsi su pannelli da 510 x 515 mm durante la produzione su larga scala, dai quali verranno ricavati i singoli substrati.

La configurazione finale prevede una struttura a tre strati sovrapposti: l’anima centrale in vetro è racchiusa tra due strati di accumulo ABF (Ajinomoto Build-up Film). Tutte le complesse sfide ingegneristiche relative alla lavorazione del vetro, come la formazione delle vie passanti (TGV) e la metallizzazione in rame, si concentrano interamente all’interno di questa architettura multistrato.

Intorno alla tecnologia CoPoS circolano diverse inesattezze che richiedono un po’ di chiarezza. Il vetro utilizzato, contrariamente a quanto si possa ipotizzare, non ricopre il ruolo di interposer. La funzione di interconnessione è invece delegata allo strato RDL sul lato del processore, in combinazione con i collegamenti in rame e gli strati ABF del substrato.

Inoltre, l’inserimento del vetro non elimina la necessità dell’ABF, ma i due componenti lavorano in stretta continuità all’interno dell’architettura. I chip, infine, non vengono posizionati a contatto diretto con la superficie vetrosa, bensì risultano ancorati in modo saldo alla superficie in ABF che riveste il nucleo centrale.

Il debutto con Nvidia e il consolidamento del mercato

L’implementazione pratica del sistema CoPoS è pensata per sostenere le esigenze fisiche di pacchetti dalle dimensioni estreme, ampiamente superiori alla classe di reticolo 9.5x.

Secondo le verifiche condotte, il chip per l’intelligenza artificiale Feynman di Nvidia si profila come il primo probabile candidato per l’adozione di questo formato.

La validità tecnica di questa innovazione permetterà a TSMC di rafforzare la propria supremazia globale nel campo del confezionamento avanzato, garantendo all’azienda un vantaggio competitivo netto e stabile stimato almeno fino al 2032, obbligando di fatto le aziende rivali a correre ai ripari proponendo rapide alternative commerciali.

Questo articolo Il nuovo packaging TSMC promette costi più bassi e efficienza è stato pubblicato in origine su GizChina.it.